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Das RS-Flip-Flop

mit den bisherigen Logik-Elementen lassen sich diverse Zuständen kombinieren um damit komplexe Logiken abzubilden.
Was den "einfachen" Elementen jedoch fehlt, ist eine Zeitkomponente.

Jede Änderung an den Eingängen wirkt sich direkt auf die Ausgänge aus. Bei echten Bauteilen vergeht eine gewisse Zeit, bis das passiert, wir gehen hier aber erstmal davon aus, es passiert direkt.

Hier kommt als erstes solches Element das RS-Flip-Flop ins Spiel.

 

 

Hier gibt es 2 Eingänge, R und S. Ein Signal auf dem S Eingang setzt den Ausgang Q. Geht das Signal wieder auf 0 wird durch den Rückkanal der Zustand auf 1 gehalten.

Analog dazu, wird das R Signal gesetzt, geht der Ausgang Q auf 0 und bleibt es auch, dank Rückkopplung.

 

Dies ist ein einfaches Speichermodul und die Grundlage vieler Digitalschaltungen.

 

Problematisch ist nun, wenn beide Eingänge 1 sind. Dies wird als verbotener Zustand definiert.
Hier würden beide Ausgäng Q und ^Q auf 0 gehen.

 

Ein großes Problem ist der Moment des Einschaltens. Theroetisch (Simuliert) passiert das folgende:
Alle Eingänge der NOR-Elemente sind 0, beide Ausgänge gehen an. Danach ist jeweils ein Eingang 0 (vom Signal) und 1 (vom anderen NOR). Dadurch werden beide Ausgänge 0. Danach beginnt das Spiel von neuem.

Praktisch ist jedoch eines der beiden NOR-Elemente einen Tick schneller, so dass einer der beiden Zustände gewinnt. Aber für einen kleinen Augenblick "flackern" beide Ausgänge parallel, d.h. Q und Nicht Q sind auf den gleichen Wert.

Hier muss dafür gesorgt werden, dass dies keine Probleme bereitet.

Ebenso ist der Zustand nach dem Einschalten nicht klar definiert.

 

In der Simulation hier wird getrickst, so dass Q beim starten immer 0 ist.

 

In der Praxis ist solch ein Flip-Flop selten alleine anzutreffen, es ist fast immer in Kombination mit anderen, weiteren Funktionen zu finden.

 

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